海云捷迅RISC-V如何部署于FPGA？解密背后故事

此次RISC-V成功部署于FPGA的兩大重要意義：果殼NutShell RISC-V處理器在Intel^? FPGA上對接以及實現外設功能的相關應用，海云捷迅在RISC-V領域自主研發從零到一的突破以及為持續研發積累了寶貴經驗。

RISC-V產業生態已經進入快速發展期，隨著大量的公司進入到RISC-V技術領域，基于RISC-V架構的芯片也如雨后春筍般涌入市場。可以預見的是，RISC-V的時代正在到來。

當下的芯片市場，以x86、MIPS、ARM、RISC-V四種主流指令集/芯片架構為主，其中常見還是x86以及ARM。在AI熱潮的推動下，RISC-V近年來正在飛速發展，其作為一種全新的、簡單且開源免費的指令集架構則是實現突破限制的選擇。

RISC-V+FPGA——全新發展方向

RISC-V處理器和FPGA的生態環境非常匹配，RISC-V的出現恰好給FPGA新的選擇和發展方向，包括SoC FPGA發展、實現軟硬件都可編程以及拓寬FPGA應用領域，其必將會在SoC FPGA生態里面發揮重要作用。

在此背景下，以及在中國科學院計算技術研究所的大力支持下，英特爾FPGA中國創新中心運營方重慶海云捷迅科技有限公司不懈攻關，于2021年9月實現了RISC-V處理器在FPGA上的成功部署，并正確控制其外設功能，踏出了在“RISC-V+FPGA”發展道路上的一步。

技術背景——NutShell處理器

選用的RISC-V處理器是由中國科學院大學與中國科學院計算技術研究所發布的“一生一芯”計劃成果-果殼NutShell處理器。果殼處理器是使用Chisel語言模擬化設計的，基于 RISC-V RV64開放指令集的順序單發射處理器實現。

果殼NutShell處理器基于9級流水線順序設計。存儲系統方面，果殼NutShell處理器包含一級指令緩存和數據緩存及可選的二級緩存。處理器通過AXI4總線與外界相連。果殼NutShell處理器支持M、S、U三個特權級,支持I、M、A、C、Zicsr與Zifencei指令擴展，支持虛實地址轉換，包含頁表緩沖(TLB)以加速地址轉換過程，支持Sv39分頁方案。

果殼NutShell處理器的設計由三部分組成: 負責分支預測和取指的前端(Front-end)，負責執行指令的執行引擎(Execution Engine，也稱后端Back-end)，以及用于訪存操作的訪存單元(LSU)。前端完成取指與譯碼操作后會將指令放置在譯碼緩沖區中。后端從譯碼緩沖區中讀出指令并順序執行。訪存單元作為一個功能單元(FU)包含在后端流水線中。控制邏輯分布在流水線的各個部分。

技術背景——Cyclone^? V SoC FPGA

選用的FPGA芯片是由Intel發布的一款在單一芯片上集成了雙核的ARM Cortex-A9處理器和FPGA邏輯資源的SoC芯片-Cyclone^? V SoC FPGA芯片。該芯片相較于傳統的單一ARM處理器或FPGA芯片，既擁有了ARM處理器靈活高效的數據運算和事務處理能力，同時又集成了FPGA的高速并行處理優勢。

此外，搭載 Cyclone^? V SoC FPGA芯片的硬件平臺是由重慶海云捷迅科技有限公司自主研發的AIGO_C5MB Development Kit。平臺采用核心板加擴展板的方式，方便用戶對核心板的二次開發利用。核心板以 Cyclone? V SoC芯片為核心，芯片不僅僅將雙核Cortex-A9嵌入式內核與FPGA可編程邏輯相結合，還具有與高性能、低功耗處理器系統相結合的強大的可重新配置能力。Intel SoC集成了一個基于ARM的HPS，該系統由處理器、外設和內存接口組成，并通過一個高帶寬的互聯網絡與FPGA結構進行無縫連接。另外，核心板上搭載高速芯片、千兆以太網PHY以及USB2.0 PHY。其擴展板則是為用戶提供了豐富的外設接口。可以滿足用戶各種高速數據交換、數據存儲、視頻傳輸處理以及工業控制的需求。為高速數據傳輸和交換、數據處理的前期驗證和后期應用提供了可能,也為高校的開發教學、工程師的深度開發等提供了適用性。

技術路線

成果實現的技術手段主要為將果殼NutShell RISC-V處理器架構與Cyclone^? V SoC FPGA的“FPGA(PL)+ARM(PS)”架構進行適配，并在Intel自有的硬件開發平臺Quartus Prime中進行硬件平臺搭建以及相關代碼編寫。

項目成果

完成架構適配、硬件平臺搭建以及相關代碼編寫后，可正確控制串口外設打印。

重慶海云捷迅科技有限公司將持續和中國科學院計算技術研究所以及香山技術團隊展開合作，實現與高性能開源RISC-V處理器“香山”的對接以及相關功能的應用。重慶海云捷迅科技有限公司將持續在RISC-V領域發揮重要作用以及在自主可控之路中砥礪前行。

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